小柚

13812345678|xiaoyou.ic@edu.cn|苏州市

个人总结

微电子专业应届生,专注于数字IC设计与验证方向。熟练掌握Verilog/SystemVerilog语言及UVM验证方法学,具备完整的RTL设计与时序分析项目经验。在校期间参与多项流片级芯片项目,拥有扎实的数电基础与脚本自动化能力,期望在半导体行业深耕。

工作经历

数字IC验证实习生

华为海思

2025-07 - 2025-10
  • 基于UVM方法学搭建PCIe控制器验证环境,编写Testcase覆盖关键功能场景,代码复用率提升30%。
  • 使用SystemVerilog断言(SVA)检查时序约束,协助发现并修复3处潜在的死锁问题,缩短回归测试周期2天。
  • 编写Python脚本自动化解析仿真日志,将每日回归测试结果的统计时间从1小时压缩至10分钟。

项目经历

RISC-V处理器核设计与实现

校内实验室

2024-09 - 2025-01
  • 独立负责ALU模块与寄存器堆的RTL设计,采用Verilog编码,通过综合工具映射到28nm工艺库,面积优化至0.05mm²。
  • 完成静态时序分析(STA),解决建立时间与保持时间违例问题,确保系统在100MHz主频下稳定运行。
  • 搭建FPGA验证平台,成功在开发板上跑通Linux操作系统,指令集兼容RV32IM标准。

高速UART接口IP核验证

课程设计

2024-03 - 2024-06
  • 构建基于SystemVerilog的面向对象验证环境,利用Factory机制实现测试用例的动态配置,覆盖率提升至98%。
  • 设计随机化测试序列模拟异常数据流,捕捉到2个边界条件下的数据丢包Bug,并在两周内完成回归验证。
  • 撰写详细的设计文档与验证报告,该项目获评学院“优秀课程设计”前5%。

教育背景

西安电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06

技能专长

设计语言

Verilog HDL · SystemVerilog · C/C++

验证方法

UVM · OVM · SVA断言 · 功能覆盖率

EDA工具

VCS · Verdi · Design Compiler · PrimeTime

脚本语言

Python · Tcl · Perl · Shell

专业知识

RTL设计 · 时序分析 · FPGA验证 · AMBA总线协议

简历范文入门2026/7/22

IC 设计/验证工程师简历范文(电子/半导体校招)

IC 设计/验证工程师 电子/半导体 应届生

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核心亮点

精准匹配 IC 设计/验证工程师校招岗位需求
突出 Verilog/SystemVerilog/UVM 项目实战经验
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适用人群

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