本周3家央企国企校招：九天/福州港务/中汽工程投递指南
解析九天人工智能研究院、福州港务集团、中汽工程三家央企国企校招特点。对比技术类与运营类岗位差异，明确专业限制与招聘节奏，帮助应届生判断是否值得投递及准备方向。
小柚
13800138000|xiaoyou_ic@163.com|上海市
个人总结
电子信息工程专业应届生，专注于数字IC前端设计与验证。熟练掌握Verilog/SystemVerilog语言，具备FPGA原型验证及数字信号处理算法落地经验。在校期间主导完成基于RISC-V架构的处理器核设计，代码覆盖率达98%。渴望在半导体领域深耕，以严谨的逻辑思维解决芯片设计中的时序与面积挑战。
工作经历
数字IC设计实习生
紫光展锐
- 参与5G基带芯片中DSP加速模块的前端RTL设计，使用Verilog编写状态机控制逻辑，优化数据通路流水线级数，将模块最大工作频率从200MHz提升至240MHz。
- 负责该模块的UVM验证环境搭建，编写Testcase 30+个，发现并协助修复了3处深层时序违例问题，确保交付前功能覆盖率达成100%。
- 配合后端团队进行综合约束编写，通过调整逻辑层级和寄存器打拍，使该模块面积减少约12%，满足低功耗设计指标。
项目经历
基于RISC-V的32位处理器核设计与FPGA验证
个人独立项目
- 基于RV32IM指令集架构，独立完成取指、译码、执行、访存、写回五级流水线处理器的RTL代码编写，总代码量约4000行。
- 设计并实现了动态分支预测机制（BTB），在运行CoreMark基准测试时，相比静态预测方案，指令吞吐率提升了18%。
- 在Xilinx Artix-7 FPGA平台上完成上板验证，成功运行FreeRTOS实时操作系统，系统稳定运行时间超过72小时无复位。
高速ADC接口逻辑设计与数字滤波实现
校电子设计竞赛
- 针对软件无线电应用，设计了一款支持100MSPS采样率的JESD204B接口接收逻辑，解决了多通道数据对齐难题。
- 利用MATLAB建模并生成了64阶FIR滤波器系数，在FPGA内部通过分布式RAM实现滤波算法，有效抑制了带外噪声，信噪比改善约15dB。
- 该项目最终获得全国大学生电子设计竞赛（TI杯）省级一等奖，作品被推荐至实验室作为教学演示案例。
教育背景
西安电子科技大学
本科 · 电子信息工程
技能专长
硬件描述语言
Verilog HDL · SystemVerilog · VHDL
EDA工具链
Vivado · Quartus Prime · ModelSim · VCS · Verdi · Design Compiler
验证方法学
UVM · OVM · 断言(SVA) · 覆盖率驱动验证
脚本与编程
Python · Tcl · C/C++ · Linux Shell
专业知识
数字信号处理(DSP) · 计算机体系结构 · AMBA总线协议 · FPGA原型验证
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核心亮点
精准匹配数字 IC 设计工程师（电子/半导体校招）岗位需求
突出 Verilog/VHDL 编程与 FPGA 验证项目实战经验
优化数字信号处理算法描述，提升简历技术含金量
适用人群
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