小柚

13800138000|xiaoyou.ic@example.com|上海市

个人总结

微电子专业应届生,专注于数字IC前端设计与验证。熟练掌握Verilog/SystemVerilog及UVM验证方法学,具备完整的RTL设计到FPGA原型验证经验。在校期间主导过两个流片级项目模块开发,代码风格规范,对时序收敛有深刻理解,渴望在芯片研发一线深耕。

工作经历

数字IC设计实习生

紫光展锐

2025-07 - 2025-10
  • 参与某款物联网芯片UART控制模块的RTL代码编写与优化,通过调整状态机逻辑,将模块面积减小了约15%。
  • 协助资深工程师搭建基于UVM的验证环境,编写了覆盖率达98%的功能测试用例,成功捕捉到2个边界条件下的时序违例问题。
  • 负责部分模块的综合与时序分析,协助团队在TSMC 22nm工艺下达成 timing closure,建立时间余量(slack)提升0.2ns。

项目经历

RISC-V处理器核设计与FPGA验证

电子科技大学实验室

2024-09 - 2025-06
  • 独立设计并实现了一个支持RV32IM指令集的5级流水线CPU内核,使用Verilog编写代码约3000行。
  • 搭建SystemVerilog验证平台,采用随机约束激励进行功能验证,指令覆盖率 achieving 100%,并在Xilinx Artix-7 FPGA上成功上板运行。
  • 解决了流水线数据冒险与控制冒险问题,通过引入前递单元和分支预测逻辑,使基准测试程序执行效率提升20%。

高速SPI接口控制器设计

数字集成电路课程设计

2024-03 - 2024-06
  • 设计符合SPI协议标准的Master/Slave可配置控制器,支持多种时钟分频模式,最高工作频率达50MHz。
  • 使用VCS进行仿真验证,编写断言(SVA)检查协议合规性,发现并修复了3处跨时钟域传输隐患。
  • 完成DC综合与形式验证,确保逻辑功能等价性,最终报告无DRC/LVS错误。

教育背景

电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06

技能专长

编程语言与标准

Verilog HDL · SystemVerilog · VHDL · C/C++

验证方法学

UVM · OVM · 断言(SVA) · 覆盖率驱动验证

EDA工具链

VCS · Verdi · Design Compiler (DC) · Formality · Vivado

脚本与系统

Tcl · Python · Linux Shell · Git版本控制

简历范文入门2026/7/26

数字IC设计/验证工程师简历范文(电子/半导体校招)

数字IC设计/验证工程师 电子/半导体 应届生

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突出Verilog、UVM、SystemVerilog及RTL设计项目经验
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适用人群

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